Intel está usando una configuración multinúcleo heterogéneo en sus nuevos SoCs, como sabes. Al igual que la microarquitectura Lion Cove es la que potencia los P-Cores, también tenemos que analizar a fondo la microarquitectura Skymont que va destinada a los E-Cores, es decir, a los núcleos de mayor eficiencia energética.
Desde la introducción de Lakefield por parte de Intel, con su innovador diseño de núcleos heterogéneos (P-cores y E-cores), hemos sido testigos de una sucesión de generaciones de procesadores con nombres clave como Alder Lake, Raptor Lake y Meteor Lake. Cada una de estas generaciones ha presentado mejoras en las microarquitecturas de sus núcleos, sí, en plural, ya que se diseñan dos, tanto para P-cores como para E-cores.
En este análisis nos centraremos en Lunar Lake, la segunda generación de la serie Core Ultra, y específicamente en su microarquitectura E-core, es decir, para los núcleos de menor tamaño, mayor eficiencia, pero menor rendimiento, bajo la microarquitectura Skymont.
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Skymont es la microarquitectura de los núcleos E-core (eficientes) en los procesadores Intel Lunar Lake. Es una evolución significativa respecto a sus predecesores, Crestmont y Gracemont, con mejoras en varias áreas clave:
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Pero quizás uno de los cambios más importantes en Skymont sea lo que Intel ha denominado «nanocódigo». En diseños eficientes pasados, como el Atom, la unidad de control hacía un uso intensivo del microcódigo debido a que no tenía rutas rápidas para no aumentar el consumo y el área en el silicio. Pero leer tanto en la ROM de microcódigo penaliza el rendimiento paralelo. Cuando se introdujo Tremont se logró mejorar este problema, permitiendo que un cluster siguiera decodificando instrucciones simples mientras otro usaba el microcódigo, pero ambos no podían acceder simultáneamente.
En Skymont se ha permitido que ambos puedan acceder al microcódigo para decodificar instrucciones complejas, permitiendo mayor paralelismo a nivel de instrucción. Eso sí, pero para seguir manteniendo bajo control la eficiencia y el tamaño del núcleo en el silicio, solo permite el acceso a instrucciones que son más comunes, no a todas. Además, se ha hecho que estos núcleos demanden menos acceso al microcódigo. Una estrategia similar a lo que hace Apple en sus P-cores.
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