Rambus ofrece un subsistema de interfaz PCIe 6.0 para centros de datos de alto rendimiento y SoC de IA. Uno de los principales proveedores de chips, y silicio IP, ha anunciado hoy la disponibilidad de su subsistema de interfaz PCI Express® (PCIe®) 6.0. El PHY PCIe Express 6.0 de Rambus también es compatible con la última versión de la especificación Compute Express Link (CXL), la versión 3.0.
El subsistema de interfaz Rambus PCIe 6.0 ofrece velocidades de datos de hasta 64 gigatransferencias por segundo (GT/s) y ha sido totalmente optimizado para satisfacer las necesidades de las arquitecturas informáticas heterogéneas avanzadas en el sector HPC.
Rambus ya tiene las especificaciones del PCIe 6.0
Dentro del subsistema, el controlador PCIe cuenta con un motor de integridad y cifrado de datos (IDE) dedicado a proteger los enlaces PCIe y los valiosos datos que se transfieren por ellos. En el lado de la PHY, está disponible la compatibilidad total con CXL 3.0 para permitir soluciones a nivel de chip para compartir, ampliar y agrupar la memoria coherente con la caché.
«El rápido avance de la IA/ML y las cargas de trabajo intensivas de datos están impulsando la continua evolución de las arquitecturas de los centros de datos que requieren niveles de rendimiento cada vez más altos. El subsistema de interfaz Rambus PCIe 6.0 soporta los requisitos de rendimiento de los centros de datos de próxima generación con la mejor latencia, potencia, área y seguridad de su clase.«, dijo Scott Houghton, director general de Interface IP en Rambus.
«PCIe es omnipresente en el centro de datos y CXL será cada vez más importante a medida que las empresas busquen velocidades y anchos de banda cada vez mayores para soportar mayores niveles de rendimiento en las aplicaciones de próxima generación. A medida que surja un número creciente de empresas de chips para soportar las nuevas arquitecturas de los centros de datos, el acceso a las soluciones IP de interfaz de alto rendimiento será clave para habilitar el ecosistema.«, dijo Shane Rau, vicepresidente de investigación de Semiconductores de Computación de IDC.
En cuanto a la capa PCI Express, tenemos:
- Diseñado según las últimas especificaciones PCI Express 6.0 (64 GT/s), 5.0 (32 GT/s), 4.0 (16 GT/s), 3.1/3.0 (8 GT/s) y PIPE 6.x (8, 16, 32, 64 y 128 bits)
- Admite la arquitectura SerDes PIPE de 10b/20b/40b/80b de ancho
- Admite el ancho original de PIPE 8b/16b/32b/64b/128b
- Cumple con la especificación de virtualización de E/S de raíz única (SR-IOV) de PCI-SIG
- Admite múltiples canales virtuales (VC) en modos FLIT y no FLIT
- Admite configuraciones de puerto final, puerto raíz, modo dual y puerto de conmutación
- Admite velocidades de PCIe 6.0 a PCIe 1.0
- Soporta Forward Error Correction (FEC) – Algoritmo ligero para baja latencia
- Admite el modo de bajo consumo L0p
- Protección de paridad de hasta 4 bits para la ruta de datos
- Admite Clock Gating y Power Gating
- Las funciones de RAS incluyen la anulación de los temporizadores LTSSM, la anulación de los temporizadores ACK/NAK/Replay/UpdateFC, el acceso a la interfaz PIPE sin codificar, la inyección de errores en las rutas Rx y Tx, el estado detallado de la recuperación y mucho más, lo que permite un despliegue seguro y fiable de la IP en los SoC de misión crítica
Entre las principales características del subsistema de interfaz Rambus PCIe 6.0 se incluyen:
- Soporta la especificación PCIe 6.0, que incluye una velocidad de datos de 64 GT/s y señalización PAM4
- Implementa la corrección de errores hacia adelante (FEC) de baja latencia para la solidez del enlace
- Admite FLITs de tamaño fijo que permiten una gran eficiencia del ancho de banda
- Compatible con versiones anteriores de PCIe 5.0, 4.0 y 3.0/3.1
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¿Qué os parece esta nuevas innovaciones por parte de RAMBUS para el PCIe 6.0? ¿Os parece interesante? ¿Llegarán pronto para equipos de escritorios?
