Intel ha anunciado la próxima familia de procesadores Xeon Cascade Lake que planea lanzar en la primera mitad del próximo año. Las nuevas partes representan una mejora sustancial, con hasta 48 núcleos y 12 canales de memoria DDR4 por socket, admitiendo hasta dos sockets.
Intel Xeon Cascade Lake tendrá un diseño no monolítico
Estos procesadores Cascade Lake ofrecen un nivel de rendimiento más alto que los procesadores escalables (SP) de Xeon. Los chips Xeon SP actuales utilizan un troquel monolítico, con hasta 28 núcleos y 56 hilos. Cascade Lake AP será en cambio un procesador de múltiples chips con múltiples troqueles en un solo paquete. AMD está utilizando un enfoque similar para sus productos comparables, los procesadores EPYC usan cuatro troqueles en cada paquete.
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El cambio a un diseño de múltiples chips, probablemente se debe a que a medida que las matrices se hacen más y más grandes, es más probable que contengan un defecto. Usar varios troqueles más pequeños ayuda a evitar estos defectos. Debido a que el proceso de fabricación de 10 nm de Intel aún no es lo suficientemente bueno para la producción en el mercado masivo, los nuevos Xeons continuarán usando una versión del proceso de 14 nm de la compañía. La enorme cantidad de canales de memoria requerirá un enorme zócalo, que actualmente se considera un conector pin de 5903.
En particular, Intel está listando solo un recuento de núcleos para estos procesadores, en lugar de la combinación habitual de recuento de núcleos e hilos. No está claro si esto significa que los nuevos procesadores no tendrán HT, o si la compañía prefiere enfatizar los núcleos físicos y evitar algunas de las preocupaciones de seguridad que puede presentar el HT en ciertos escenarios de uso.
[irp]En general, la compañía reclama una mejora del rendimiento del 20 por ciento con respecto a los Xeon SP actuales y del 240 por ciento con respecto al EPYC de AMD, con mayores ganancias en cargas de trabajo que requieren un uso intensivo del ancho de banda de memoria. Los nuevos procesadores incluirán una serie de nuevas instrucciones AVX512 diseñadas para mejorar el rendimiento de las redes neuronales en funcionamiento.
